Table of contents for VLSI test principles and architectures : design for testability / edited by Laung-Terng Wang, Cheng-Wen Wu, Xiaoqing Wen.

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Contents
	
	Preface ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..		0-13
	Acknowledgments ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿...		0-17
	Contributors ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿		0-18
	Biography of Editors¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..		0-20
1 	Introduction ¿ by Yinghua Min and Charles Stroud
1.1 Importance of Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿....	1-1
1.2 Testing During the VLSI Lifecycle	¿¿¿¿¿¿¿¿¿¿¿¿¿¿	1-2
1.1.1 VLSI Development Process 	¿¿¿¿¿¿¿¿¿¿¿¿¿¿	1-3
1.2.1.1 Design Verification	¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	1-4
1.2.1.2 Yield and Reject Rate	¿¿¿¿¿¿¿¿¿¿¿.¿¿.	1-5
1.1.2 Electronic System Manufacturing Process	¿¿¿¿¿¿¿¿..	1-6
1.1.3 System-Level Operation 	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-6
1.3	Challenges in VLSI Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿......	1-8
1.3.1	Test Generation	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	1-10
1.3.2	Fault Models	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿...	1-11
1.3.2.1	Stuck-At Faults	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-12
1.3.2.2	Transistor Faults 	¿¿¿¿¿¿¿¿¿¿¿¿¿.¿.	1-15
1.3.2.3	Open and Short Faults 	¿¿¿¿¿¿¿¿¿¿¿.¿.	1-16
1.3.2.4	Delay Faults and Crosstalk	¿..¿¿¿¿¿¿¿¿¿..	1-18
1.3.2.5	Pattern Sensitivity and Coupling Faults	¿¿¿¿¿..	1-20
1.3.2.6	Analog Fault Models	¿¿¿¿¿¿¿¿¿¿¿¿¿	1-21
1.4	Levels of Abstraction in VLSI Testing	 ¿¿¿¿¿¿¿¿¿¿¿...	1-21
1.4.1	RTL and Behavioral Level	 ¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-21
1.4.2	Gate Level	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-23
1.4.3	Switch Level	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-23
1.4.4	Physical Level	 ¿¿¿¿¿..¿¿¿¿¿¿¿¿¿¿¿¿¿	1-24
1.5 Historical Review of VLSI Test Technology¿¿¿¿¿..	1-24
1.5.1	Automatic Test Equipment	 ¿¿¿¿¿¿¿..¿¿¿¿¿¿	1-24
1.5.2	Automatic Test Pattern Generation	 ¿¿¿¿¿¿¿¿¿¿.	1-27
1.5.3	Fault Simulation	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	1-27
1.5.4	Digital Circuit Testing	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	1-28
1.5.5	Analog and Mixed-Signal Circuit Testing	 ¿¿¿..¿¿¿¿..	1-29
1.5.6	Design for Testability	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	1-29
1.5.7	Board Testing	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	1-31
1.5.8	Boundary Scan Testing	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-32
1.6	Concluding Remarks	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	1-33
Acknowledgments	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-33
References	 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	1-33
Problems	 ¿¿¿¿¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	1-36
2	Design for Testability ¿ by Laung-Terng Wang, Xiaoqing Wen and Khader S. Abdel-Hafez
2.1	Introduction ¿¿¿¿¿¿¿¿¿¿¿¿.¿¿.¿¿¿	2-1
2.2	Testability Analysis	¿¿¿¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿.¿	2-4
2.2.1	SCOAP Testability Analysis	¿..¿¿¿¿¿...¿¿¿¿¿.¿.2-5
2.2.2	Probability-Based Testability Analysis¿¿¿¿.	2-9
2.2.3	Simulation-Based Testability Analysis¿¿¿¿...		2-11
2.2.4	RTL Testability Analysis	.....¿¿¿¿¿¿¿¿¿¿¿¿¿	2-11
2.3	Design for Testability Basics¿¿¿¿¿¿¿¿¿¿.		2-14
2.3.1	Ad Hoc Approach...¿¿¿¿¿¿.		2-14
2.3.2	Structured Approach¿¿¿¿¿¿¿¿¿¿¿¿		2-17
2.4	Scan Cell Designs...¿¿.¿¿¿¿¿¿¿¿¿¿¿..		2-19
2.4.1	Muxed-D Scan Cell¿¿¿¿¿¿¿¿¿¿..		2-19
2.4.2	Clocked-Scan Cell¿¿¿¿¿¿¿¿¿¿¿.¿..		2-21
2.4.3	LSSD Scan Cell...¿¿¿¿¿...¿¿¿¿¿¿¿.		2-22
2.5 Scan Architectures	¿¿¿¿¿¿¿¿¿..¿¿¿¿¿¿¿¿¿..	2-23
2.5.1	Full-Scan Design...¿¿¿¿¿¿¿¿¿¿¿¿	2-24
2.5.2	Partial-Scan Design...¿¿¿¿¿¿¿¿¿¿¿	2-29
2.5.3	Random-Access Scan Design¿......¿¿¿¿¿.	2-32
2.6	Scan Design Rules¿.¿¿¿¿¿¿¿¿¿¿¿...¿..	2-35
2.7	Scan Design Flow¿¿¿¿¿¿.¿¿¿¿¿¿¿...¿..		2-40
2.7.1	Scan Design Rule Checking and Repair	¿......¿¿¿¿¿¿.	2-42
2.7.2	Scan Synthesis ¿¿¿¿¿¿¿¿¿¿¿¿¿¿		2-44
2.7.3	Scan Extraction ¿...¿¿¿¿¿¿¿¿¿¿¿¿		2-49
2.7.4	Scan Verification ¿¿.¿¿¿¿¿¿¿¿¿¿		2-49
2.7.5 	Scan Design Costs¿¿¿¿¿¿¿¿¿¿¿¿		2-52
2.8	Special-Purpose Scan Designs¿¿¿¿¿¿¿¿¿¿	2-53
2.8.1	Enhanced Scan¿¿¿¿¿¿¿¿¿¿¿¿¿..	2-53
2.8.2	Snapshot Scan....¿¿¿¿¿¿¿¿¿¿¿¿...	2-54
2.8.3	Error-Resilient Scan	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..2-55
2.9	RTL Design for Testability 	¿¿.¿¿¿¿¿¿¿¿¿¿¿¿¿..	2-57
2.9.1	RTL Scan Design Rule Checking and Repair........		2-59
2.9.2	RTL Scan Synthesis ......¿¿¿.............................		2-60
2.9.3	RTL Scan Extraction and Scan Verification ..........		2-61
2.10	Concluding Remarks	¿¿..¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	2-61
Acknowledgments	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.¿..2-62
References	¿¿...¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.¿..	2-62
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	2-68
3	Logic and Fault Simulation 
	¿ by Jiun-Lang Huang, C.-M. James Li, and Duncan M. (Hank) Walker
3.1	Introduction	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	3-2
3.1.1	Logic Simulation for Design Verification	¿¿¿¿¿¿¿¿	3-2
3.1.2	Fault Simulation for Test and Diagnosis	¿¿¿¿¿¿¿¿..	3-3
3.2	Simulation Models¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	3-4
3.2.1	Gate-Level Network	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	3-5
3.2.2	Logic Symbols	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	3-7
3.2.3	Logic Element Evaluation¿¿¿¿¿¿¿¿¿¿	..	3-11
3.2.4 Timing Models.¿¿¿¿¿¿¿¿¿¿¿¿......	3-14
3.3	Logic Simulation.....................	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	3-18
3.3.1	Compiled-Code Simulation	¿¿¿¿¿¿¿¿¿¿¿¿¿...	3-18
3.3.2	Event-Driven Simulation	¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	3-22
3.3.3	Compiled-Code vs. Event-Driven Simulation	¿¿¿¿¿¿¿	3-27
3.3.4	Hazards	¿¿¿¿¿¿¿..¿¿¿¿¿¿¿¿¿¿¿¿¿¿	3-27
3.4	Fault Simulation ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	3-30
3.4.1	Serial Fault Simulation	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	3-31
3.4.2	Parallelism in fault Simulation	¿¿¿¿¿¿¿¿¿¿¿¿..	3-33
3.4.3	Deductive Fault Simulation	¿¿¿¿¿¿¿¿¿¿¿¿¿..	3-37
3.4.4	Concurrent Fault Simulation	¿¿¿¿¿¿¿¿¿¿¿¿¿	3-41
3.4.5	Differential Fault Simulation	¿¿¿¿¿¿¿¿¿¿¿¿¿	3-45
3.4.6	Fault Detection¿¿¿¿¿¿¿¿¿¿¿¿¿¿. 		3-47
3.4.7	Comparison of Fault Simulation Techniques¿¿.	3-48
3.4.8	Alternatives to Fault Simulation	¿¿¿¿¿¿¿¿¿¿¿¿.	3-50
3.5	Concluding Remarks	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	3-53
References	¿¿¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	3-55
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	3-57
4	Test Generation ¿ by Michael S. Hsiao
4.1	Introduction	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	4-2
4.2	Random Test Generation	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	4-3
4.2.1	Exhaustive Testing ¿¿¿¿¿	¿¿¿¿¿¿¿¿¿¿¿¿	4-6
4.3	Theoretical Background: Boolean Difference ¿..¿¿.	4-7
	4.3.1 Untestable Faults ¿¿¿¿¿¿	¿¿¿¿¿¿¿¿¿¿¿¿	4-9
4.4	Designing a Stuck-At ATPG for Combinational Circuits 	4-10
4.4.1	A Naïve ATPG Algorithm ¿¿	¿¿¿¿¿¿¿¿¿¿¿¿	4-11
4.4.2	A Basic ATPG Algorithm ¿¿...	¿¿¿¿¿¿¿¿¿¿¿..	4-14
4.4.3	D Algorithm ¿¿¿¿¿¿¿..	¿¿¿¿¿¿¿¿¿¿¿¿	4-19
4.4.4	PODEM ¿¿¿¿¿¿¿¿¿¿¿¿¿¿.¿¿	4-24
4.4.5	FAN ......¿¿¿¿¿¿¿¿¿¿¿¿¿¿.¿¿	4-30
4.4.4	Static Logic Implications .¿¿¿¿¿¿..¿.¿¿	4-31
4.4.4	Dynamic Logic Implications ¿¿¿¿¿¿.¿¿	4-35
4.5	Designing a Sequential ATPG ¿¿¿¿...¿¿¿4-38
4.5.1	Time Frame Expansion	¿¿¿..¿¿¿¿¿¿¿¿¿¿¿¿	4-38
4.5.2	5-Valued Algebra is Insufficient ¿¿¿¿¿¿¿	4-40
4.5.3	Gated Clocks and Multiple Clocks	¿¿¿.¿¿¿¿¿¿¿¿	4-42
4.6	Untestable Fault Identification ¿¿¿¿¿¿..¿¿¿.	4-45
4.6.1	Multiple Line Conflict Analysis	¿.¿¿¿..¿¿¿¿¿¿¿	4-48
4.7	Designing a Simulation-Based ATPG ¿¿¿.. ¿¿¿	4-54
4.7.1	Overview	¿¿¿¿¿¿¿¿¿¿¿¿.¿¿¿¿¿..¿¿¿	4-54
4.7.2	Genetic Algorithm Based ATPG ¿¿¿¿¿¿¿		4-55
4.8	Advanced Simulation-Based ATPG	¿¿¿¿¿¿.¿¿¿.¿¿¿	4-66
4.8.1	Seeding the GA with Helpful Sequences ..¿¿¿		4-66
4.8.2	Logic-Simulation Based ATPG ¿¿¿¿¿¿¿...		4-71
4.8.3	Spectrum Based ATPG ¿¿¿¿¿¿¿...............		4-75
4.9	Hybrid Deterministic and Simulation-Based ATPG ¿¿		4-76
4.9.1	ALT-TEST Hybrid ¿¿¿¿¿¿¿¿¿..¿¿¿		4-79
4.10 ATPG for Non-Stuck-At Faults ¿¿¿¿¿¿.¿¿¿.		4-82
4.10.1 Designing an ATPG that Captures Delay Defects 	4-82
4.10.2 ATPG for Transition Faults ¿¿¿¿.........¿..		4-89
4.10.3 Transition ATPG Using Stuck-At ATPG ¿....¿..		4-91
4.10.4 Transition ATPG Using Stuck-At Vectors .¿¿..		4-92
4.10.5 Bridging Fault ATPG ¿¿¿¿¿¿.........¿¿	4-97
4.11 Other Topics in Test Generation ¿¿¿¿¿¿¿¿...		4-99
4.11.1 Test Set Compaction ¿¿¿¿¿¿¿	¿¿¿¿....¿¿¿	4-99
4.11.2 N-Detect ATPG ¿¿¿..¿¿¿¿¿¿¿¿¿..		4-100
4.11.3 ATPG for Acyclic Sequential Circuits ¿¿¿¿..	4-101
4.11.4 IDDQ Testing ¿¿¿¿¿¿¿¿¿¿¿¿¿..	4-101
4.11.5 Design of High-Level ATPG ¿¿¿¿¿¿¿.	¿¿¿..¿	4-102
4.12 Conclusions	¿¿¿..¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	4-103
References	¿¿¿¿¿¿¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	4-105
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	4-114
5 	Logic Built-In Self-Test ¿ by Laung-Terng (L.-T.) Wang
5.1	Introduction	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-2
5.2	BIST Design Rules	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-4
5.2.1	Unknown Source Blocking	¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-4
5.2.2	Re-Timing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-8
5.3	Test Pattern Generation	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-9
5.3.1	Exhaustive Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-13
5.3.2	Pseudo-Random Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿...	5-14
5.3.3	Pseudo-Exhaustive Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿...	5-18
5.3.4	Delay Fault Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-24
5.3.5	Summary¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿		5-25
5.4	Output Response Analysis	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	5-26
5.4.1	Ones Count Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-27
5.4.2	Transition Count Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-27
5.4.3	Signature Analysis	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-28
5.5	Logic BIST Architectures	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-31
5.5.1	BIST Architectures for Circuits without Scan Chains¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..¿..	5-31
5.5.2	BIST Architectures for Circuits with Scan Chains	¿¿¿¿..	5-33
5.5.3	BIST Architectures Using Register Reconfiguration	¿¿¿...	5-34
5.5.4	BIST Architectures Using Concurrent Checking Circuits ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-39
5.5.5	Summary¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿		5-39
5.6	Fault Coverage Enhancement	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	5-41
5.6.1	Test Point Insertion	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	5-41
5.6.2	Mixed-Mode BIST	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-44
5.6.3	Hybrid BIST	¿...¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-45
5.7	BIST Timing Control	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	5-46
5.7.1	Single-Capture	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	5-46
5.7.2	Skewed-Load	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-47
5.7.3	Double-Capture	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-51
5.7.4	Fault Detection	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	5-53
5.8	A Design Practice	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-55
5.8.1	BIST Rule Checking and Violation Repair	¿¿¿¿¿¿¿.	5-55
5.8.2	Logic BIST System Design	¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-55
5.8.3	RTL BIST Synthesis	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-61
5.8.4	Design Verification and Fault Coverage Enhancement	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-61
5.9	Concluding Remarks	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	5-62
Acknowledgments	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-62
References	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-63
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	5-73
6	Test Compression ¿ by Xiaowei Li, Kuen-Jong Lee, and Nur A. Touba
6.1	Introduction	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	6-2
6.2	Test Stimulus Compression	¿¿¿¿...¿¿¿¿¿¿¿¿¿¿¿.	6-4
6.2.1	Code Based Schemes	¿¿¿¿¿.....¿¿¿¿¿.¿¿.	6-5
6.2.2	Linear Decompression Based Schemes	¿.....¿¿¿¿¿¿¿	6-11
6.2.3	Broadcast Scan Based Schemes ¿¿¿¿¿¿¿		6-19
6.3	Test Response Compaction	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	6-25
6.3.1	Space Compaction ¿¿¿¿¿¿¿.¿¿¿¿¿...		6-28
6.3.2	Time Compaction ¿¿¿¿¿¿¿¿¿¿¿¿...		6-35
6.3.3	Mixed Space and Time Compaction	¿¿¿¿¿¿¿¿¿¿	6-36
6.4	Industry Practices	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	6-37
6.4.1	OPMISR+	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	6-38
6.4.2	Embedded Deterministic Test	¿¿¿¿¿¿¿¿¿¿¿¿.	6-40
6.4.3	VirtualScan and UltraScan	¿¿¿¿.¿¿¿¿¿¿¿¿¿...	6-43
6.4.4	Adaptive Scan	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	6-46
6.4.5	ELT-Comp	¿¿¿¿.¿¿¿¿¿¿..¿.¿¿¿¿¿¿¿¿.	6-47
6.4.6	Summary	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	6-49
6.5	Concluding Remarks	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	6-50
Acknowledgments	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	6-51
References	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	6-51
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	6-59
7	Logic Diagnosis ¿ by Shi-Yu Huang
7.1 	Introduction	¿..¿¿¿¿¿¿¿¿¿¿.¿¿¿¿¿¿¿¿.....	7-1
7.2 	Combinational Logic Diagnosis	¿¿¿¿¿¿.¿¿¿¿¿¿¿	7-6
7.2.1 	Cause-Effect Analysis	¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	7-6
7.2.2	Effect-Cause Analysis ¿..¿¿¿...¿¿¿¿..		7-10
 7.2.3 	Chip-Level Strategy 	¿¿..¿¿¿¿. ¿¿¿¿¿¿¿¿.	7-24
7.2.4 	Diagnostic Test Pattern Generation¿.¿.¿¿¿.	7-31
7.2.5 	Summary of Combinational Logic Diagnosis¿.	7-32
7.3 	Scan Chain Diagnosis	¿¿.¿¿¿..¿¿¿¿¿¿¿¿¿¿¿¿	7-33
7.3.1 	Preliminaries for Scan Chain Diagnosis¿¿¿....		7-33
 7.3.2 	Hardware-Assisted Method	¿¿¿¿.¿¿¿¿¿¿¿	7-36
 7.3.3 	Modified Inject-and-Evaluate Paradigm ¿.¿¿		7-38
 7.3.4 	Signal Profiling Based Method ¿¿¿¿¿¿..		7-40
 7.3.5 	Summary of Scan Chain Diagnosis¿.¿.¿¿¿		7-47
7.4 	Logic BIST Diagnosis	¿¿.¿¿¿..¿¿¿¿¿¿¿¿¿¿¿¿	7-47
7.4.1 	Overview of Logic BIST Diagnosis¿..................		7-48
 7.4.2 	Interval-Based Method	¿¿¿¿¿¿¿¿.¿¿¿¿¿¿	7-49
 7.4.3 	Masking-Based Method ¿¿¿¿¿¿¿¿¿...		7-51
7.5	Concluding Remarks	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	7-55
Acknowledgments	¿¿¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	6-56
References	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	7-57
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	7-64
8 	Memory Testing and Built-In Self-Test ¿ by Cheng-Wen Wu
8.1	Introduction	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	8-4
8.2	RAM Functional Fault Models and Test Algorithms¿..		8-5
8.2.1	RAM Functional Fault Models. ¿¿¿..¿¿¿¿	8-5
8.2.2	RAM Dynamic Faults	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	8-8
 8.2.3 Functional Test Patterns and Algorithms	¿¿¿¿¿¿¿¿	8-8
 8.2.4 March Tests	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	8-13
 8.2.5 Comparison of RAM Test Patterns 	¿.¿¿¿¿¿¿¿¿¿	8-14
 8.2.6 Word-Oriented Memory	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	8-16
 8.2.7 Multi-Port Memory	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	8-17
8.3	RAM Fault Simulation and Test Algorithm Generation	¿¿¿¿¿	8-19
8.3.1	Fault Simulation	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	8-19
8.3.2	RAMSES	¿..¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	8-21
8.3.3	Test Algorithm Generation by Simulation (TAGS)	¿.¿¿¿	8-24
8.4	Memory Built-In Self-Test (BIST)	¿¿¿¿¿¿¿¿¿¿¿¿¿..	8-33
 8.4.1 RAM Specification and BIST Design Strategy	¿¿¿..¿¿..	8-33
 8.4.2 BIST Architectures and Functions	¿¿¿¿¿¿¿¿¿¿¿.	8-37
8.4.3	BIST Implementation	.......¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	8-39
8.4.4	BRAINS: A RAM BIST Compiler	¿¿¿¿¿¿¿¿¿¿.	8-44
8.5	Summary	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	8-54
References	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	8-55
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	8-57
9	Memory Diagnosis and Built-In Self-Repair ¿ by Cheng-Wen Wu
9.1 	Introduction	¿..¿¿¿¿¿¿¿¿¿¿¿.¿¿¿¿¿¿..¿¿¿	9-4
9.1.1	Why Memory Diagnosis?	¿¿¿¿.......................¿¿¿¿.	9-4
9.1.2	Why Memory Repair?	¿...¿¿.¿¿¿¿¿¿¿¿¿¿¿..	9-4
9.2	Refined Fault Models and Diagnostic Test Algorithms	¿¿¿..¿¿	9-5
9.3	BIST with Diagnosis Support	¿¿¿¿¿¿¿¿¿¿¿¿¿.	9-7
9.3.1	Controller (CTR)	¿¿¿¿¿¿¿.......................¿¿¿¿..	9-8
9.3.2	Why Memory Repair?	¿...¿¿.¿¿¿¿¿¿¿¿¿¿¿..	9-9
9.3.3	Fault Site Identification (FSI)	¿¿¿¿¿¿¿¿¿¿¿..	9-11
9.4	RAM Defect Diagnosis and Failure Analysis	¿¿¿¿¿¿¿.¿.	9-12
9.5	RAM Redundancy Analysis Algorithms	¿¿¿¿¿¿¿¿¿¿.	9-15
9.5.1 	Conventional Redundancy Analysis Algorithms	¿¿¿¿¿	9-15
9.5.2	The Essential Spare Pivoting (ESP) Algorithm	¿¿¿¿¿.	9-18
9.5.32 	Repair Rate and Overhead	¿¿¿¿¿¿¿¿¿......¿¿¿	9-21
9.6 	Built-In Self-Repair	¿..¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	9-22
9.6.1 	Redundancy Organization	¿¿¿¿¿.¿¿¿.¿¿¿¿.	9-22
 9.6.2 	BISR Architecture and Procedure	¿¿..¿¿¿¿¿¿¿¿	9-25
 9.6.3 	BIST Module	¿¿¿¿¿¿¿¿...¿¿¿¿¿¿¿¿¿.	9-28
 9.6.4	BIRA Module	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	9-28
9.6.5	An Industrial Case	¿¿¿.¿¿¿¿¿¿¿¿¿¿¿¿¿	9-31
9.6.6	Repair Rate and Yield	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	9-33
9.7	Summary	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	9-37
References	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	9-39
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	9-40
10	Boundary-Scan and Core-Based Testing ¿ by Kuen-Jong Lee
10.1 Introduction ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	10-2
10.2 Digital Boundary Scan - IEEE Std. 1149.1 ¿¿¿¿¿¿¿..¿¿..	10-5
10.2.1 Basic Concept ¿¿¿¿¿¿¿¿¿¿¿¿¿¿...¿¿¿. 	10-5
10.2.2 Overall 1149.1 Test Architecture and Operations¿¿¿. ....		10-6
10.2.3 Test Access Port and Bus Protocol ¿...¿¿.¿¿¿¿¿.. 		10-8
10.2.4 Data Registers and Boundary-Scan Cells .........¿¿¿....... 	10-10
10.2.5 TAP Controller ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	10-11
10.2.6 Instruction Register and Instruction Set ¿¿¿¿¿¿¿. 	10-13
10.2.7 Boundary-Scan Description Language ¿¿¿¿¿¿¿... 		10-19
10.2.8 On-Chip Test Support with Boundary Scan ¿¿¿¿¿¿		10-19
10.2.9 Board and System Level Test Control Architectures ¿¿. 		10-21
10.3 Boundary-Scan Extension ¿ IEEE Std. 1149.6 ¿¿¿¿¿¿¿.		10-25
10.3.1 Rationale for 1149.6 ¿¿¿¿¿¿¿¿¿¿¿¿¿¿... 		10-25
10.3.2 1149.6 Analog Test Receiver ¿¿¿¿¿¿¿¿¿¿¿. 		10-26
10.3.3 1149.6 Digital Driver Logic ¿¿¿¿¿¿¿¿¿¿¿¿		10-27
10.3.4 1149.6 Digital Receiver Logic ¿¿¿¿¿¿¿¿¿¿¿		10-28
10.3.5 1149.6 Test Access Port¿¿¿¿¿¿¿¿¿¿¿¿¿.. 		10-29
10.3.6 Summary¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿...... 10-31
10.4 Embedded Core Test Standard ¿ IEEE Std. 1500 ¿¿¿¿.¿¿..		10-31
10.4.1 SOC Test Problems¿¿¿¿¿¿¿¿¿¿¿¿¿¿10-31
10.4.2 Overall Architecture ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	10-34
10.4.3 Wrapper Components and Functions¿..¿¿¿¿.¿¿¿.		10-35
10.4.4 Instruction Set..¿¿¿¿¿¿¿.¿¿¿¿¿¿¿¿¿¿ 	10-44
10.4.5 Core Test Language ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.		10-48
10.4.6 Core Test Supporting and System Test Configurations .......	10-51
10.4.7 Hierarchy Test Control and Plug & Play ¿¿¿.¿¿¿¿		10-53
10.5	Comparison Between 1149.1 and 1500 ¿¿¿.¿¿¿¿¿¿¿.		10-58
10.6 	Concluding Remarks ¿¿¿¿¿¿¿¿¿¿..¿¿¿¿.¿¿¿		10-59
Acknowledgments	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	10-60
References	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	10-60
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	10-65
11	Analog and Mixed-Signal Testing ¿ by Chauchin Su
11.1 Introduction ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	11-3
11.1.1 Analog Circuit Properties	¿¿¿¿¿¿¿¿¿¿¿¿¿...	11-3
11.1.2 Analog Defect Mechanism and Fault Models	¿¿¿¿¿¿	11-6
11.2 Analog Circuit Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	11-10
11.2.1 Analog Test Approaches	¿¿¿¿¿¿¿¿¿¿¿¿¿..	11-11
11.2.2 Analog Test Waveforms	¿¿¿¿¿¿¿¿¿¿¿¿¿..	11-12
11.2.3 DC Parametric Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	11-14
11.2.4 AC Parametric Testing	¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	11-17
11.3 Mixed-Signal Testing	¿¿¿¿..¿¿¿¿¿¿¿¿¿¿¿¿¿	11-22
11.3.1 Introduction to Analog-Digital Conversion	¿¿¿¿¿¿.	11-22
11.3.2 ADC and DAC Circuit Structure	¿¿¿¿¿¿¿¿¿¿.	11-24
11.3.3 ADC/DAC Specification and Fault Models	¿¿¿¿¿¿.	11-28
11.3.4 IEEE Std. 1057	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	11-31
11.3.5 Time-Domain ADC Testing	¿¿¿¿¿¿¿¿¿¿¿¿.	11-33
11.3.6 Frequency-Domain ADC Testing	¿¿¿¿¿¿..¿¿¿..	11-48
11.4 IEEE Std. 1149.4 Standard for a Mixed-Signal Test Bus	¿¿¿.	11-48
11.4.1 IEEE Std. 1149.4 Overview	¿¿¿¿¿¿¿¿¿¿¿¿.	11-49
11.4.2 IEEE Std. 1149.4 Circuit Structures	¿¿¿¿¿¿¿¿¿.	11-51
11.4.3 IEEE Std. 1149.4 Instructions	¿¿¿¿¿¿¿¿¿¿¿..	11-53
11.4.4 IEEE Std. 1149.4 Test Models	¿¿¿¿¿¿¿¿¿¿¿.	11-55
11.5 Concluding Remarks	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	11-60
Acknowledgments	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	11-60
References	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..	11-60
Problems	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	11-62
12 	Test Technology Trends in the Nanometer Age
	¿ Kwang-Ting (Tim) Cheng, Wen-Ben Jone, and Laung-Terng (L.-T.) Wang
12.1 	Test Technology Roadmap	¿..¿¿¿¿¿¿¿¿¿¿¿¿¿..	12-1
12.2	Delay Testing	¿¿¿¿¿¿.¿¿¿¿¿¿¿¿¿.¿¿¿¿¿..	12-7
12.2.1 	Test Application Schemes for Testing Delay Defects ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿		12-7
12.2.2 	Delay Fault Models	¿¿¿¿..¿¿¿¿¿.¿.¿¿¿¿.	12-9
12.2.3 	Summary	¿¿¿¿¿¿¿¿¿¿¿¿¿¿.¿.¿¿¿¿.	12-11
12.3	Coping with Physical Failures, Soft Errors, and Reliability Issues ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	.	12-13
12.3.1 	Signal Integrity and Power Supply Noise	¿¿¿¿¿¿¿	12-13
12.3.2 	Parametric Defects, Process Variations, and Yield	¿..¿¿	12-18
12.3.3 	Soft Errors	¿¿¿¿¿¿..¿¿¿¿¿¿¿.¿.¿¿¿¿.	12-21
12.3.4 	Fault Tolerance	¿¿¿¿..¿¿¿¿¿¿¿.¿.¿¿¿¿.	12-24
12.3.5 	Defect and Error Tolerance	¿¿¿¿¿¿¿.¿.¿¿¿¿.	12-27
12.4	FPGA Testing ..........¿¿¿¿¿¿¿¿¿¿................		12-29
12.4.1 	Impact of Programmability	¿.¿¿¿¿¿¿.¿.¿¿¿¿	12-29
12.4.2 	Testing Approaches	¿¿¿¿¿¿¿¿¿¿¿¿¿..¿¿	12-31
12.4.3 	Built-In Self-Test of Logic Resources	¿¿¿¿¿¿¿¿.	12-32
12.4.4 	Built-In Self-Test of Routing Resources	¿¿¿¿¿¿¿.	12-32
12.4.5 	Recent Trends	¿¿¿¿¿¿¿¿¿¿¿¿.¿.¿¿¿¿.	12-33
12.5	MEMS Testing ...........¿¿¿¿¿¿¿¿...................		12-34
12.5.1 	Basic Concepts for Capacitive MEMS Devices	¿.¿..¿¿	12-35
12.5.2 	MEMS Built-in Self-Test	¿¿¿¿¿¿..¿¿¿¿¿¿.	12-36
12.5.3 	A BIST Example for MEMS Comb Accelerometers¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿		12-39
12.5.4 	Conclusions¿¿¿¿¿¿¿¿¿.¿.¿¿¿¿		12-42
12.6	High-Speed I/O Testing .................¿¿¿¿¿¿.........		12-42
12.6.1 	I/O Interface Technology and Trend	¿¿¿.¿.¿¿¿¿	12-42
12.6.2 I/O Testing and Challenges	¿..¿¿¿¿..¿¿¿¿¿¿.	12-47
12.6.3 	High-Performance I/O Test Solutions ¿¿¿....		12-48
12.6.4 	Future Challenges ¿¿¿¿¿¿¿.....................		12-50
12.7	RF Testing	¿¿¿¿¿¿¿¿¿¿...¿¿¿¿¿¿¿¿¿¿¿.	12-52
12.7.1 	Core RF Building Blocks	¿¿..¿.¿¿¿¿¿.¿.¿¿¿	12-53
12.7.2 	RF Test Specifications and Measurement Procedures ¿¿¿¿¿¿¿¿¿¿¿¿¿¿..		12-54
12.7.3 	Tests for System-Level Specifications ¿¿¿...		12-57
12.7.4 	Current and Future Trends ¿¿¿......................		12-58
12.8	Concluding Remarks	¿.¿¿¿¿¿¿¿¿¿¿..¿¿¿¿¿¿.	12-61
Acknowledgments	¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿	12-62
References	¿.¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿.	12-63
Index ¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿¿..		12-79

Library of Congress Subject Headings for this publication:

Integrated circuits -- Very large scale integration -- Testing.
Integrated circuits -- Very large scale integration -- Design.